哈爾濱理工大學(xué)計(jì)算機(jī)學(xué)院硬件描述語(yǔ)言2023考研復(fù)試大綱已經(jīng)發(fā)布，復(fù)試大綱包含了考試范圍、考試要求、考試形式、試卷結(jié)構(gòu)等重要信息，對(duì)考生具有重大的參考意義。高頓考研為大家整理了哈爾濱理工大學(xué)計(jì)算機(jī)學(xué)院硬件描述語(yǔ)言2023考研復(fù)試大綱的詳細(xì)內(nèi)容，供大家參考！
硬件描述語(yǔ)言
一、試卷滿分及考試時(shí)間
試卷滿分為100分，考試時(shí)間為120分鐘。
二、答題方式
答題方式為閉卷、筆試。
三、試卷內(nèi)容結(jié)構(gòu)
1.Verilog的基本語(yǔ)法和語(yǔ)句
2.設(shè)計(jì)流程、不同層次建模的應(yīng)用場(chǎng)合、驗(yàn)證、綜合的概念及意義
3.采用適當(dāng)語(yǔ)句對(duì)電路進(jìn)行門(mén)級(jí)、數(shù)據(jù)流級(jí)、行為級(jí)建模并驗(yàn)證
四、試卷題型結(jié)構(gòu)
1.填空題10空，每空2分，共20分
2.簡(jiǎn)述題4小題，每題5分，共20分
3.編程題5小題，共60分.
考試內(nèi)容：
一、設(shè)計(jì)方法學(xué)
1.自頂向下（Top_Down）設(shè)計(jì)的基本概念
2.采用硬件描述語(yǔ)言的設(shè)計(jì)流程
二、Verilog HDL基本語(yǔ)法
1.Verilog HDL語(yǔ)法要素，包括標(biāo)識(shí)符、格式、編譯指令、數(shù)值表示、數(shù)據(jù)類(lèi)型、參數(shù)定義等
2.Verilog HDL表達(dá)式構(gòu)成，包括操作符、操作數(shù)、表達(dá)式構(gòu)成等
三、Verilog HDL門(mén)級(jí)建模
1.Verilog HDL門(mén)級(jí)原語(yǔ)使用
2.使用可綜合原語(yǔ)對(duì)電路進(jìn)行門(mén)級(jí)建模
四、Verilog的層次化建模方法
1.層次化建模方法，層次化命名
2.實(shí)例化語(yǔ)句，順序端口連接、命名端口連接
五、Verilog HDL數(shù)據(jù)流建模
1.連續(xù)性賦值語(yǔ)句（assign）
2.使用assign語(yǔ)句對(duì)組合邏輯電路建模
六、Verilog HDL行為級(jí)建模
1.行為級(jí)描述語(yǔ)句，包括過(guò)程語(yǔ)句、時(shí)序控制、塊語(yǔ)句、任務(wù)和函數(shù)、阻塞與非阻塞、條件分支語(yǔ)句。
2.使用Verilog HDL對(duì)并行加法器、乘法器、計(jì)數(shù)器等簡(jiǎn)單組合邏輯電路進(jìn)行行為級(jí)建模
七、驗(yàn)證
1.采用激勵(lì)、響應(yīng)的驗(yàn)證方法。
2.編寫(xiě)testbench對(duì)待測(cè)設(shè)計(jì)進(jìn)行驗(yàn)證。
八、綜合
1.綜合的概念及意義
2.可綜合編碼風(fēng)格
考試要求：
1.掌握采用Verilog HDL的設(shè)計(jì)流程
2.掌握Verilog基本語(yǔ)法
3.掌握門(mén)級(jí)建模方法
4.掌握層次化命名及實(shí)例化方法
5.掌握使用assign語(yǔ)句進(jìn)行電路建模
6.掌握使用行為語(yǔ)句進(jìn)行電路建模
7.掌握使用測(cè)試平臺(tái)對(duì)待測(cè)設(shè)計(jì)進(jìn)行驗(yàn)證
8.掌握綜合的基本概念及電路在不同設(shè)計(jì)階段的表現(xiàn)形式
9.掌握可綜合編碼風(fēng)格
文章來(lái)源：哈爾濱理工大學(xué)研究生院官網(wǎng)